據研調機構 TrendForce 最新報告，AI 半導體需求正引爆先進封裝技術大戰。台積電（TSMC）正全力推進 CoPoS 封裝架構，預計 2028 年下半年量產。同時，台灣面板廠與在地設備材料生態系，憑藉扇出型面板級封裝（FOPLP）的領先優勢，有望在 2030 年後的「玻璃核心基板」世代中大幅縮短學習曲線，搶下龐大商機。
（前情提要：台積電遭「專利蟑螂」提告！2家美公司控告侵權，智慧局長：台積電已反擊挑戰無效）
（背景補充：The Information：Google 計劃委託三星生產第 10 代 AI 晶片「Icefish」，分散台積電供應短缺風險）
人工智慧（AI）算力軍備競賽推動先進封裝技術不斷突破，其中扇出型面板級封裝（Fan-Out Panel-Level Packaging，FOPLP）已成半導體產業的新戰場。根據研調機構 TrendForce 於 2026 年 6 月 17 日發布的最新報告指出，晶圓代工龍頭台積電（TSMC）目前正將火力集中於其 Chip-on-Panel-on-Substrate（CoPoS）封裝架構，並已標準化採用 310 × 310 mm 的面板尺寸。
針對 CoPoS 技術，台積電制定了明確的發展時間表：2026 年將是相關設備與材料供應商的關鍵驗證年，目標在 2027 年進入試產（pilot production），並預計於 2028 年下半年正式步入量產。而在 CoPoS 之後，台積電的下一個重頭戲將是技術門檻更高的「玻璃核心基板（glass core substrate）」，預估商業化量產時間將落在 2030 年之後。
玻璃核心基板面臨兩大技術高牆
儘管玻璃基板的平坦度優於傳統有機基板，但要在超過 500 × 500 mm 的大尺寸面板上維持奈米級平坦度極為困難。TrendForce 點出該技術目前面臨的兩大挑戰：
- 穿玻璃通孔（Through-Glass Via，TGV）製程難題： 包含雷射能量波動導致的通孔尺寸不一致、鑽孔過程產生的微觀玻璃裂紋、亞 10 μm 級微小通孔因蝕刻劑滲透性不足導致的金屬化困難，以及在高量產環境下需要極高精度的動態對位技術。
- 材料熱應力挑戰： 多層異質材料間的熱膨脹係數（CTE）若不匹配，極易在製程中產生翹曲（warpage），嚴重影響曝光對位精度與最終良率。
台灣面板廠具備先發優勢，完美互補晶圓廠
面對這些技術高牆，台灣面板廠卻握有明顯的先發優勢。TrendForce 分析，台灣多家面板廠已在成熟製程應用（如 PMIC、RF 元件）實現 FOPLP 量產，封裝尺寸最高可達 620 × 750 mm。藉由充分利用已折舊的大型世代顯示器產線，面板廠不僅提升了產線價值、開創新營收來源，其數十年累積的大尺寸玻璃處理、精密對位與均勻沉積經驗，更為未來的 TGV 及先進基板製程奠定了堅實基礎。這種能力與傳統半導體晶圓廠及 OSAT（委外封測代工廠）業者形成了明顯的互補與差異化。
在地材料與設備生態系成型
同時，台灣在地的材料與設備生態系也正快速跟上並取得突破。在材料端，特化化學品供應商已成功推出低溫固化介電材料，能將製程溫度降至 180°C 以下，有效減少熱應力累積並降低封裝翹曲風險。在設備端，部分供應商採用了「雷射改質結合化學蝕刻」的兩步驟通孔形成技術，比傳統直接雷射剝蝕更能精準控制 10 μm 以下的通孔幾何形狀，該技術目前已通過國際主要 IDM 廠商驗證，出貨量正逐步攀升。
TrendForce 在結論中強調，台灣在大尺寸玻璃加工的深厚經驗，結合領先半導體大廠的先進封裝與製程整合能力，已構築出獨特的競爭優勢。在在地材料設備生態系逐漸成熟，以及台積電持續推動本土化策略的雙重支持下，台灣有望大幅縮短玻璃核心基板的學習曲線，為面板產業的轉型升級開闢一條全新路徑。
